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Activités actuelles

par Frederic Derue - 31 janvier 2014

En collaboration avec le LAL à Orsay, le LPNHE développe une électronique intégrée destinée à lire les futurs détecteurs à pixels de haute granularité envisagés pour l’expérience ATLAS. Deux options sont à l’étude :

  • L’option 3D : Deux circuits intégrés réalisés en technologie CMOS 130 nm sont interconnectés selon la méthode dite « 3D » qui met en jeu des traversées conductrices des substrats (Through Silicon Vias, TSV). Le circuit Omegapix du LAL comprend un amplificateur, un circuit de mise en forme, et un convertisseur numériqueanalogique destiné à fournir les seuils programmables pour la partie analogique, la partie numérique comprenant des discriminateurs et une mémoire dynamique. Les circuits analogiques et numériques sont testés individuellement puis interconnectés verticalement. La connexion du détecteur à la couche analogique se fait par bump bonding. L’accès à la couche numérique et à la sortie des signaux se fait par traversées TSV. Ces circuits, envoyés en fonderie (Tezzaron) en mai 2009 ont été réceptionnés tardivement suite à des difficultés de fabrication. En 2011, le LPNHE a apporté une contribution substantielle aux tests de la mémoire dynamique MEMDYN. Les tests d’une seconde version améliorée sont en préparation, et doivent déboucher sur une caractérisation détaillée du circuit final avant et après irradiation.
  • L’option 2D : A surface de silicium égale à celle de l’option 3D, cette électronique est théoriquement réalisable avec un circuit unique en technologie CMOS 65 nm évitant l’emploi des traversées conductrices de substrat tout en présentant les avantages d’une meilleure résistance aux radiations et d’une puissance dissipée moindre. Une solution prometteuse consiste à stocker les temps des réponses au niveau du pixel, plutôt qu’à mémoriser toute l’histoire du canal pendant la latence du déclenchement de premier niveau. Dans ce cadre, une mémoire dynamique de taille réduite stocke les temps des seuls croisements de faisceaux ayant donné lieu à un événement au dessus du seuil, pendant une latence. Les événements à conserver sont lus sur une coincidence du déclenchement avec ces temps retardés. La synthèse logique de ce processus a été réalisée sur FPGA à partir d’un code rédigé en langage VHDL. La prochaine étape consiste à porter cette synthèse sur une technologie CMOS 65 nm en vue d’une intégration de l’ensemble analogique-numérique compatible avec les dimensions physiques du pixel. Comparée à la technique « 3D », cette option présente une grande simplicité de réalisation. De plus, elle permet une réduction de puissance substantielle. Le LPNHE étudie la faisabilité de cet ASIC monolithique en technologie CMOS 65 nm, réunissant sur un même substrat l’amplification du signal de pixel et le traitement numérique de l’Omegapix. Quelle que soit l’option choisie, un niveau supplémentaire d’intégration est requis pour recevoir et piloter le système électro-optique assurant la liaison série rapide de l’ensemble avec l’extérieur (> 1 GHz). Ce système de transmission des données intégrera des codes détecteurs et correcteurs d’erreur. En 2012, l’évaluation des deux techniques est à l’étude en termes d’intégrabilité, de résistance aux radiations, de puissance dissipée, de fiabilité, de durées d’étude et de réalisation, et de coûts.
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